RISC-V

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prototype de processeur utilisant l'architecture RISC-V en janvier 2013

RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq »), est une architecture de jeu d'instruction (instruction set architecture ou ISA) 64 bits RISC ouverte et libre, c'est-à-dire aux spécifications ouvertes et pouvant être utilisées librement par l'enseignement, la recherche et l'industrie.

Motivations[modifier | modifier le code]

Ce projet, créé initialement dans la division informatique de l'Université de Californie à Berkeley, aux États-Unis, avait d'abord une visée d'étude et de recherche, mais est devenu de facto un standard d'architecture ouverte dans l'industrie.

Le but de ce projet est de faire un standard ouvert de jeu d'instruction de microprocesseur, à l'image du standard TCP/IP pour les réseaux ou de Linux pour le noyau, l'architecture des processeurs étant pour le moment toujours fermée, restreignant les progrès, les implémentations ou le support dans les systèmes d'exploitation[1].

Spécifications[modifier | modifier le code]

Elle implémente un jeu d'instruction RISC, sans microcode, ni surcouche d'architecture du type exécution dans le désordre ou dans l'ordre, ou bien le support d'un type de matériel en particulier (ASIC, FPGA…), mais pouvant être implémenté avec toutes ces fonctions.

  • révision de 2008 du standard IEEE-754 pour l'unité de calcul de nombres en virgule flottante.
  • Adressage 32, 64 ou 128 bits.
  • Possibilité pour chaque implémentation d'apporter des instructions étendues.
  • Support d'implémentation multicœurs hautement parallèles et d'architecture multiprocesseurs hétérogènes.
  • instructions de longueur variable en option, permettant à la fois d'augmenter l'espace d'encodage des instructions disponibles, mais également de rendre les instructions plus denses afin d'améliorer les performances, de réduire la taille du code statique et l’efficacité énergétique.
  • Une architecture complètement virtualisable pour faciliter le développement d'hyperviseur.

Support logiciel[modifier | modifier le code]

Une série d'outils libres est proposée pour le développement sur cette architecture, incluant la compatibilité des compilateurs GCC et LLVM (donc Clang), le support du débogueur GDB, ainsi que de l'hyperviseur et émulateur Qemu[2].

Cette architecture est supportée en janvier 2016 par le noyau Linux via un ensemble de patch ainsi que par FreeBSD[3]. Son intégration dans le tronc commun stable de Linux, était, le 30 juillet 2017 en cours d'évaluation et en bonne voie pour la version 4.14[4].

Il est possible de simuler ces architectures via l'hyperviseur Qemu, ainsi que par ANGEL (un simulateur RISC-V en HTML5 et JavaScript) ou via les cartes ZedBoard et Zybo comportant des FPGA Xilinx Zynq[5],[6].

L'émulation de RISC-V (32 et 64 bits) est supporté nativement dans Qemu à partir de la version 1.12.0 sortie le 24 avril 2018[7].

Implémentations[modifier | modifier le code]

Le microprocesseur libre LowRISC, est un projet d'implémentation libre et ouverte de RISC-V, créé par Andrew Huang (du MIT, également auteur de la plate-forme ouverte Novena), Julius Baxter (projet OpenRISC et université de Cambridge), Michael B. Taylor (université de Californie de San Diego, UCSD Center for Dark Silicon), Dominic Rizzo (Google ATAP), Krste Asanović (Berkeley).

SiFIve, une startup annonce en juillet 2016, le SiFIve U5 Coreplex, utilisant l'architecture RISC-V et permettant d'implanter jusqu'à huit cœurs U54 par SoC, comprenant chacun du cache instruction et données de 1er niveau, le SoC contient un plus large cache de 2e niveau. Le but va être d'implémenter d'abord des versions pour du matériel très spécifique n'ayant pas besoin de beaucoup de puissance, mais de fonctions spécialisées dans un premier temps, pour pouvoir améliorer les technologies par la suite[8].

Lors du 7éme RISC-V workshop, Western digital a annoncé que la compagnie allait developper des processeurs RISC-V. Le but de Western Digital est d'entamer une transition vers des solutions open-source pour ses serveurs de stockage. A terme, WD espère vendre près de 2 milliards de processeurs RISC-V par an.

Annexes[modifier | modifier le code]

Notes et références[modifier | modifier le code]

  1. (en) « RISC-V: An Open Standard for SoCs », EETimes (consulté le 17 août 2014)
  2. (en) « Download - RISC-V », sur riscv.org` consulté le=17 août 2014
  3. « [base] Revision 295041 », sur svnweb.freebsd.org (consulté le 29 janvier 2016)
  4. « RISC-V — Status Log - 2017-07-30 »
  5. (en) « Getting Started with RISC-V », sur riscv.org (consulté le 17 août 2014), archive
  6. (en) « riscv-tools », sur riscv.org (consulté le 11 juillet 2016)
  7. (en) « ChangeLog/2.12 - RISC-V », sur qemu
  8. (en) Nicole Hemsoth, « Startup Takes a Risk on RISC-V Custom Silicon », sur The Next Platform,

Bibliographie en ligne[modifier | modifier le code]

Liens externes[modifier | modifier le code]