ZISC
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ZISC est le nom commercial donné en 1995 au zero instruction set computer, technique de commande de processus par simple reconnaissance de motifs et dénué d'instructions au sens classique, puisque ce n'était pas une machine de Von Neumann, mais plutôt une implémentation en silicium d'un réseau de Kohonen. Son nom était un clin d'œil à la technologie RISC en faveur à l'époque. Il a été désigné dans quelques articles[réf. souhaitée] comme « neuroprocesseur », ou encore comme « classifieur non-linéaire rapide ».
Principe[modifier | modifier le code]
Cette technologie se fonde sur la technique de réseaux de neurones fortement parallèles et codés dans le silicium. Ce concept est dû à Guy Paillet et à sa collaboration avec l'équipe de Carlo Rubbia (CERN, prix Nobel de physique 1984) et Leon Cooper (prix Nobel de physique 1972).
Implémentation[modifier | modifier le code]
Le laboratoire IBM de semiconducteurs de Corbeil-Essonnes accepta d'implémenter l'idée de Paillet en confiant sa réalisation à l'équipe de Bernard Denis. Le ZISC 36 en fut la première implémentation brevetée par Guy Paillet (indépendant) et Pascal Tannhof[1] (IBM). Cette génération contenait par puce 36 cellules indépendantes ("neurones") assimilables à autant de processeurs parallèles. Ce parallélisme dans la recherche de structures était la clé de l'efficacité de la puce ZISC, cousine lointaine d'un appareil plus imposant : l'analyseur de textures développé par Jean Serra pour le laboratoire de morphologie mathématique de Fontainebleau.
Les ZISC étant parallèles par nature, on augmentait le nombre de neurones en augmentant simplement le nombre de puces ZISC sur le circuit. Le ZISC 78 implémentait 78 neurones formels et le CM1K de 2007 1024[2] sur une seule puce, permettant d'envisager des circuits de 10 000 à 50 000 neurones.
Le ZISC 36 permettait déjà à lui seul dès 1997 de faire évoluer avec de bonnes performances un véhicule virtuel sur une piste schématisée, en apprentissage externe[3].
Postérité[modifier | modifier le code]
Une nouvelle puce simulant 256 neurones formels, tirant avantage des nouvelles finesses de gravure en 0,045µm et de la technique silicon-on-insulator (SOI), fut ensuite annoncée par IBM en 2011 au niveau mondial[4].
Cette sortie coïncide avec l'arrivée dans le domaine public de quelques brevets concernant les techniques d'apprentissage[5],[6].
IBM travaille avec le Lawrence Livermore Laboratory sur l'étude des usages possibles de ces nouvelles puces[7].
Notes et références[modifier | modifier le code]
- (en) Cet article est partiellement ou en totalité issu de l’article de Wikipédia en anglais intitulé « Zero instruction set computer » (voir la liste des auteurs).
- (en) « Neuron circuit », sur google.com, (consulté le ).
- (en) [PDF] Manuel et performances du CM1K, sur general-vision.com
- Neurocar, démonstration téléchargeable
- « IBM tente d'imiter le cerveau humain avec une puce », sur maxisciences.com, (consulté le ).
- « PatentStorm's time has ended. », sur patentstorm.us via Wikiwix (consulté le ).
- « patentstorm.us/patents/4972473… »(Archive.org • Wikiwix • Archive.is • Google • Que faire ?).
- « LLNL partners with IBM on brain-like computing chip » [vidéo], sur YouTube (consulté le ).
Voir aussi[modifier | modifier le code]
Articles connexes[modifier | modifier le code]
Liens externes[modifier | modifier le code]
- (en) Brevet
- (en) Kurosh Madani, Ghislain de Trémiolles, Pascal Tannhof, Neuro-processor Based Image Processing, Lecture Notes in Computer Science, 2001, Volume 2085/2001, 200-207, DOI 10.1007/3-540-45723-2_24
