Yosys

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Yosys

Informations
Dernière version 0.12 ()[1]Voir et modifier les données sur Wikidata
Dépôt github.com/YosysHQ/yosysVoir et modifier les données sur Wikidata
Type Vérification formelle
Synthèse logiqueVoir et modifier les données sur Wikidata
Licence Licence ISCVoir et modifier les données sur Wikidata
Documentation symbiyosys.readthedocs.io/en/latestVoir et modifier les données sur Wikidata
Site web yosyshq.netVoir et modifier les données sur Wikidata

Yosys est une suite logicielle de Synthèse logique (en anglais RTL synthesis), permettant donc de convertir un circuit logique de sa description dans un langage de description de matériel (HDL), tel que Verilog ou VHDL, vers un bitstream au format Register Transfer Level (RTL), utilisable par un circuit programmable de type FPGA. Il effectue également les tâches de vérification formelle[2]. Il a été créé par Clifford Wolf[3].

Fonctionnalités[modifier | modifier le code]

Il permet de[4],[2] :

  • Gérer la majeur partie de Verilog-2005
  • Convertir depuis BLIF / EDIF/ BTOR / SMT-LIB / simple RTL Verilog vers Verilog
  • Faire de la vérification formelle en vérifiant les propriétés et les équivalences.
  • Cartographier pour les ASIC (au format Liberty File Format)
  • Cartographier pour les FPGA des séries Xilinx 7 et Lattice iCE40
  • Servir de fondation ou de frontal pour des flux personnalisés.

Il peut également traiter le VHDL, grâce au plugin pour GHDL appelé ghdl-yosys-plugin[5].

D'autres FPGA peuvent également être cartographiés avec un support à des stades plus ou moins avancés tels que certains d'Achronix (Speedster22i), Altera (maintenant filiale d'Intel), Anlogic, GreenPAK4, la série LittleBee de Gowin, les ECP5 de Lattice, ainsi que les FPGA de MicroChip/Microsemi (SmartFusion2 et IGLOO2)[6],[7].

L'outil d'optimisation du routage est NextNPR, utilisant des méthodes indépendantes à l'architecture cible, les architectures décrites ci-dessus y sont considérées comme stable, à l'exception des séries Cyclone V, Lattice MachXO2 et d'un backend générique pour des architectures personnalisées[7].

Il permet également de créer des schémas du design en s'aidant de Graphviz. Le logiciel pour le web, DigitalJS, utilise cette possibilité de Verilog, pour la simulation en HTML, via le convertisseur yosys2digitaljs[8],[9].

Différents co-projets lui sont liés, tels que VlogHammer un tester de régression Verilog et YosysJS, un port de Yosys en Javascript à l'aide d'Emscripten, afin de produire des éducatifs sur le Web.

Formats RTL supportés[modifier | modifier le code]

Il peut produire du bitstream au format Blif (Berkeley Logic Interchange Format). Il existe des outils pour convertir entre les différents formats de bitstream[10].

Au sein du projet, différents outils permettent d'ouvrir les spécifications de bitstream de différents FPGA, par ingénierie inverse. Le premier FPGA géré ainsi c'est le ICE40 de Lattice[3],[11]. Au sein de Yosys, concernant les FPGA de Lattice plus généralement, le project IceStorm est dédié à cette à l'ingénierie invers pour les ICE40, le projet Trellis pour les ECP5 et le projet Oxide pour les Nexus[12]. Le Projets Treillis qui travaille sur les MachXO2 de Lattice considère leur support comme expérimental[7].

Différents FPGA de Xilinx sont également pris en charge, tel que les Spartan 6, Virtex 7, et Series 7. Il y avait également un support partiel en décembre 2019 de Spartan 3, Virtex 2, 4, et 5[13].

Le projet Apicula (ou Apycula), au sein du projet YosysHQ, vise à créer, par ingénierie inverse, des outils ouverts pour la génération du bitstream des FPGA de Gowin[14],[12]. Apicula supporte les séries gw1n1, gw1n9, gw1n4, gw1ns2 et gw1ns4. Le Gw1nSR-4C depuis le 15 décembre 2021[15].

Le support des FPGA Cyclone V, considéré comme expérimental est développé par le projet Mistral[7].

En novembre 2021, Renesas sort une famille de FPGA appelée ForgeFPGA, et propose d'utiliser Yosys comme outil officiel de synthèse RTL[16].

Autres outils libres de synthèse logique[modifier | modifier le code]

  • Coriolis du laboratoire Lip6
  • GHDL un simulateur et compilateur VHDL
  • SymbiFlow, qui se veut un outil plus global pour gérer les différents outils de génération.

Programmation du FPGA[modifier | modifier le code]

  • OpenFPGALoader est un outil permettant de programmer le FPGA, c'est à dire d'envoyer le Bitstream à sa mémoire internet ou à sa mémoire flash pour qu'il le conserve.

Simulation[modifier | modifier le code]

  • Verilator, logiciel de vérification et simulation, compilant en le code HDL (Verilog et SystemVerilog) pour la simulation en langage machine, sur le poste de travail. L'utilisation de SystemVerilog permet d'utiliser différentes bibliothèques système pour simuler certains composants attaché au FPGA.

Annexes[modifier | modifier le code]

Notes et références[modifier | modifier le code]

Bibliographie[modifier | modifier le code]

  • (en) David Shah; Eddie Hung; Clifford Wolf; Serge Bazanski; Dan Gisselquist; Miodrag Milanovic, « Yosys+nextpnr: An Open Source Framework from Verilog to Bitstream for Commercial FPGAs », IEEE Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM), IEEE,‎ (DOI 10.1109/FCCM.2019.00010)
  • (en) Pepijn de Vos, Michael Kirchhoff et Daniel Ziener, « A Complete Open Source Design Flow for Gowin FPGAs », International Conference on Field-Programmable Technology (ICFPT),‎ , p. 182-189 (DOI 10.1109/ICFPT51103.2020.00033)
  • (ru) А.Строгонов et П.Городков, « Реализация Verilog-проектов в базисе ПЛИС Intel FPGA с использованием инструмента синтеза YOSYS », Электроника, vol. 166, no 6,‎ , p. 100-106 (ISSN 1992-4178, DOI 10.22184/1992-4178.2017.166.6.100.106, lire en ligne)
  • (ru) А.Строгонов et П.Городков, « Реализация VERILOG-проектов в базисе заказных БИС и ПЛИС с использованием инструмента синтеза Yosys », Электроника, vol. 165, no 5,‎ , p. 98-109 (ISSN 1992-4178, DOI 10.22184/1992-4178.2017.165.5.98.109, lire en ligne)

Articles connexes[modifier | modifier le code]

Liens externes[modifier | modifier le code]