Verilog-AMS

Un article de Wikipédia, l'encyclopédie libre.
Aller à : navigation, rechercher

Verilog-AMS est un dérivé du langage de description matériel Verilog. Il comprend des extensions analogiques et des signaux mixtes (en anglais analog and mixed-signal, AMS) afin de définir le comportement des systèmes à signaux analogiques et mixtes.

La norme Verilog-AMS a été instaurée dans l'intention de permettre aux concepteurs de systèmes à signaux analogiques et mixtes et de circuits intégrés de pouvoir créer et d'utiliser des modules qui encapsulent les descriptions de comportement de haut niveau, aussi bien que des descriptions structurelles de systèmes et de composants

Verilog-AMS définit un langage de modélisation standardisé par l'industrie pour les circuits à signaux mixtes. Il fournit à la fois le temps-continu et les sémantiques de modélisation d'événements. Il est donc approprié pour les circuits analogiques, numériques et mixtes.

Il important de noter que le Verilog ne constitue pas un langage de programmation. Il s'agit d'un langage de description du matériel.

Exemple de code[modifier | modifier le code]

Une résistance pourrait être décrite en Verilog-AMS comme suit:

// Ideal resistance
`include "disciplines.vams"
 
module resistor (p, n);
    parameter real r=0;	// resistance (Ohms)
    inout p, n;
    electrical p, n;
 
    analog
	V(p,n) <+ r * I(p,n);
endmodule


Un interrupteur idéal pourrait être décrit en Verilog-AMS comme suit:

// Simple switch
`include "disciplines.vams"
 
module sw(p, n, s);
    input s;
    inout p, n;
    logic s;
    electrical p, n;
 
    analog begin
	if (s)
	    V(p, n) <+ 0.0;
	else
	    I(p, n) <+ 0.0;
    end
endmodule

Notes et références[modifier | modifier le code]

Voir aussi[modifier | modifier le code]

Articles connexes[modifier | modifier le code]

Liens externes[modifier | modifier le code]