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Projet de rédaction pour l'article Bus de données
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Un bus de communication[1] est un bus destiné à la transmission de données entre plus de deux composants d'un système numérique. C'est un « ensemble de lignes assurant la connexion des dispositifs qui lui sont rattachés[2] ». Il ne comporte aucun composant électronique.

En informatique, le problème de relier plusieurs composants se pose fréquemment. Un processeur doit transmettre et revevoir à de nombreux composants de mémoire et d'entrée-sortie. L'unité centrale doit communiquer avec des périphériques. Le bus de communication comporte d'ordinaire trois groupes de lignes électriques, couramment appelées bus de données, bus d'adresse et bus de contrôle. L'augmentation des cadences d'échange de données a obligé à adopter dans de nombreux cas des dispositifs différents, alors même que la fabrication de circuits imprimés multicouches permet de réaliser des bus de plusieurs dizaines de lignes de large. Plus un bus électronique est rapide, plus il doit être court. L'augmentation d'échelle de l'intégration des circuits fournit des alternatives, souvent fondées sur des ensembles de lignes de transmission de point à point, qu'on continue cependant à appeler bus informatiques.

L'électronique logique est simple tant qu'on peut négliger la forme des signaux. Quand le débit numérique visé et la fréquence d'horloge augmentent, ce n'est plus possible. La déformation des signaux par des réflexions et des interférences peut entraîner des erreurs. Ces erreurs se produisent d'abord lors de certaines combinaisons de données parmi les millions possibles[a]. Les bus d'alimentation peuvent aussi contribuer à des erreurs dans la transmission des données en changeant la façon dont les composants analysent les signaux, le plus souvent en les comparant aux tensions d'alimentation.

Définition[modifier | modifier le code]

Dans l'informatique, la question de construire des systèmes de communications entre des composants de caractéristiques variées, en nombre indéterminé à l'avance se pose fréquemment. Pour y parvenir, il faut transmettre deux types d'information en plus des données : leur origine ou leur destination, appelée par métaphore adresse, et le type de la transaction, dit contrôle. Le système le plus simple est un bus électronique. Pour les électroniciens, un bus est une « artère d'interconnexion formée d'un groupe de conducteurs assurant le transfert parallèle des informations entre les organes de l'unité centrale complète d'un ordinateur[3] » ; « « bus » implique d'ordinaire des connexions apparentées interdépendantes, de sorte que plusieurs signaux voyagent le long d'approximativement le même trajet et à peu près au même moment[b] ». Dans l'architecture d'un système informatique, « pour éviter de relier chaque unité à toutes les autres, on fait usage de lignes exploitées en commun par les dispositifs qui y sont rattachés. On appelle bus ces ensembles de câbles (…), de lignes capables de transmettre des signaux correspondant à trois types d'information : adresses, données et commandes[4] ». Un bus électronique comprend exclusivement des lignes, à l'exclusion de tout composant actif.

Dans ce contexte, les signaux électriques sont des signaux logiques. Les tensions inférieures à Vbas-max correspond à un niveau bas ; jusqu'à Vhaut-min, le niveau est indéterminé ; au delà, le niveau est haut. Les concepteurs du système décident la valeur logique vrai ou faux ou numérique 0 ou 1 correspond à ce niveau, en un point donné.

La transmission des données est souvent, et dans les ordinateurs toujours, synchrone[5]. Elle implique alors une série de lignes de données, une autre d'adresses, soit directement interprétées par le circuit, soit préalablement décodées par un démultiplexeur pour sélectionner un composant porteur de mémoire[c], une ou plusieurs lignes de contrôle qui indiquent le sens de la transaction[6], et le bus ou l'arbre d'horloge, qui transmet à tous les composants concernés un signal de synchronisation. Les schémas informatiques omettent souvent les circuits d'horloge[7], qui ne transmettent pas de données, tout comme les schémas électroniques omettent souvent les bus d'alimentation, qui ne transportent pas, en principe, de signal.

Débit[modifier | modifier le code]

Le débit binaire entrant et sortant d'un système informatique mesure la quantité d'information qu'il traite. S'il existe des moyens d'évaluer sa capacité de traitement (FLOPS), dans de nombreuses applications, notamment les interfaces graphiques, le volume de données, plus que la complexité des opérations, déterminent l'attrait d'un système.

Le débit binaire d'une liaison électronique logique est le produit de la fréquence maximale à laquelle un transfert peut avoir lieu par le nombre de bits d'information qu'il peut transmettre simultanément.

Exemple :

Un bus parallèle de 32 bits dont le signal a une fréquence de 33 13 mégahertz pourrait transmettre jusqu'à :

  • 32 bits × 33 13 × 106 bits par seconde soit 1 067 Mbits/s ;
  • 4 octets x 33 13 x 106 octets par seconde soit 133 Mo/s.

Méthodes[modifier | modifier le code]

Oscillogramme d'un signal électronique logique[8].

Longueur et cadence de transmission[modifier | modifier le code]

En électronique logique, les lignes n'ont que deux niveaux possibles[d]. On s'intéresse au temps de montée[e] plutôt qu'à la bande passante.

La notion de temps de montée est étroitement corrélée à celle de réponse impulsionnelle, qui elle-même répond à celle de bande passante. Chacune des lignes constituant un bus électronique doit s'analyser comme une ligne de transmission. Les règles de constitution d'une ligne de transmission s'y appliquent : longueur, impédances dont l'impédance caractéristique, tandis que la bande passante peut se traduire aisément dans le langage plus adapté à l'informatique du débit numérique et du temps de montée.

Une transition entre états logiques se propage sous la forme d'un front dans la ligne à une fraction de la vitesse de la lumière[f]. À chaque rupture d'impédance, une partie de l'énergie du front se trouve transmise, l'autre réfléchie. La réflexion est une impulsion, soit de même sens, soit de sens inverse à celui du front, selon la différence positive ou négative d'impédance. Si une réflexion arrive au moment où un circuit enregistre l'état de la ligne, elle peut créer une erreur. Pour qu'un système basé sur les niveaux logiques fonctionne avec sécurité, le temps de montée ne peut dépasser un sixième de la période d'horloge.

Lorsque les cadences de transmission augmentent, la limite de longueur pour un bus devient fort courte. La question s'est d'abord posée avec les bus reliant l'unité centrale à des périphériques, comme le Small Computer System Interface, puis, avec l'accélération des microprocesseurs et de la mémoire, sur les bus sytème.

Cadence et longueur de bus :

On suppose un bus qui doive transmettre des données synchronisées par une horloge à 100 MHz. Dans ce dispositif supposé, un circuit processeur envoie sur des bus d'adresse et de contrôle une commande aux autres composants sur le front descendant de l'horloge, et le récepteur lit l'état du bus sur le front montant suivant. Entre ces deux instants, il faut que la commande soit parvenue au circuit émetteur, que celui-ci ait changé l'état de sa sortie, et que le signal ait parcouru le bus de l'émetteur au recepteur.

La période de l'horloge est de 10 ns, le temps jusqu'au front montant la moitié. Si on néglige le temps nécessaire au contrôleur et à l'émetteur pour changer l'état leurs sorties, il reste 5 ns pour transmettre la commande et la donnée. En 5 × 10−9 s (), à environ 2 × 108 m/s, les deux tiers de la vitesse de la lumière, le signal parcourt 1 m.

Le cas le plus défavorable est celui où le processeur requiert une transmission au composant le plus distant. Le signal de requête doit parcourir la distance sur les bus d'adresse et de contrôle, et le signal de données doit parcourir le chemin retour sur le bus de donnée. La somme des deux ne peut dépasser les 1 m ; autant dire que la longueur maximale du bus est de moins de 50 cm.

Avec une horloge de bus à 400 MHz ces longueurs sont quatre fois moindres.

L'accélération du traitement conduit inévitablement à la réduction de la longueur des bus et par conséquent de la taille des machines. La communication entre le processeur et la mémoire constitue un obstacle infranchissable pour l'architecture de von Neumann (« Von Neumann bottleneck »)[13].

L'étude plus rigoureuse de la transmission raccourcit la longueur maximale du bus. Le temps de montée des composants et celui de la ligne peuvent être prépondérants, avec des temps de commutation qui s'expriment en ns/V[14]. Il faut tenir compte des réflexions d'un front de changement d'état sur une extrémité du bus, qui ajoutent des oscillations au signal dans la rampe du changement d'état, et éloignent l'instant où l'état est sûr.

Une sortie à basse impédance crée un front d'onde dans lequel la variation tension et de courant se propagent sur la ligne. Tous les autres composants présentent une haute impédance. Lorsque le front arrive à l'extrémité du bus, la haute impédance s'oppose au passage du courant, et donc à la transmission de son énergie. Celle-ci repart dans l'autre direction, sous la forme d'un front de même sens que l'original. Cette réflexion crée une surtension qui augmente l'écart entre la tension de la ligne et la limite de l'état logique. Elle ne risque pas de causer directement des erreurs, mais les composants incluent généralement des diodes de protection. Ces diodes évacuent vers les bus d'alimentation les tensions supérieures à VCC et inférieures à 0 qui se présenteraient à l'entrée. L'évacuation de la surtension, dès le dernier composant du bus qui l'a produite, crée dans le bus d'alimentation une série de fronts, qui se propagent eux aussi. Comme la tension d'alimentation régit le niveau limite entre état haut et état bas, sa variation est également source d'erreurs. Ces diodes ont un temps de commutation et une capacité d'entrée, elles amortissent le front plutôt qu'elles ne le suppriment. Ce qui reste du front d'onde réfléchi arrive au composant orienté en sortie. La basse impédance empêche la tension d'augmenter, et donc s'oppose à la transmission de l'énergie. Celle-ci repart dans l'autre direction, sous la forme d'un front de sens opposé à l'original, qui va rapprocher, à son passage, la tension à l'entrée des composants de la valeur limite de l'état. Toutes ces perturbations se produisent principalement pendant les trois ou quatre premiers multiples du temps de propagation. Ils sont d'autant plus importants que les fronts sont raides, avec des temps de montée courts. Pour les maîtriser, les concepteurs doivent conserver des temps de montée aussi longs que le permet la cadence visée de transmission.

Le bus des PC/XT fonctionnait à une fréquence de 4,77 MHz[15]. En 2010, le front side bus peut aller jusqu'à 400 MHz. Si, dans les débuts, on pouvait construire un bus sans se préoccuper de sa caractéristique électrique dynamique, et déterminer empiriquement jusqu'à quelle cadence il pouvait encore fonctionner[16], dès 1993, la conception de circuits logique remplissait un livre entier[17]le dessin d'un bus rapide est devenu une technique complexe, dominée par un petit nombre de fabricants dans le monde. Depuis 2008, les processeurs sont reliés à la mémoire par une liaison point à point[18].

Inaccessibles au concepteur de circuits, il reste des bus électroniques dans les circuits intégrés. Dans une mémoire organisée en matrice, chaque monostable enregistrant un bit est relié à quatre bus unidirectionnels, deux de commande réquérant l'un la lecture, d'autre l'écriture de la ligne, et deux de données, l'un en écriture, l'autre en lecture[19]. Dans ces circuits, la taille réduite repousse les limites de fréquence, bien que la vitesse de propagation dans les circuits soit très inférieure[20]. Les concepteurs de circuits à intégration à très grande échelle traitent les problèmes de temps de montée, de temps de propagation, d'interférence.

Topologie[modifier | modifier le code]

Les bifurcations provoquent inévitablement une rupture d'impédance, et, par conséquent, des réflexions. Un bus se conçoit plus simplement comme une ligne continue sur laquelle se branchent ses composants. Avec un seul contrôleur, une forme arborescente minimise les longueurs jusqu'aux composants les plus distants, mais les réflexions multiples sont susceptibles de se cumuler en certains points.

En informatique, le fonctionnement d'un bus implique souvent des circuits intégrés. Par exemple, si un système répartit la mémoire entre une série de circuits intégrés, des démultiplexeurs, qui font partie intégrante du bus du point de vue de la transmission des informations, transforment la partie la plus significative des lignes d'adresse en signal de sélection de circuit. Du point de vue électronique, les parties dans lesquelles il n'y a que des liaisons point à point ne doit pas être considéré comme un bus, mais elles interviennent dans les calculs pour ce qui est du temps de transit des fronts dans les lignes et dans les composants.

Interférence entre lignes[modifier | modifier le code]

Les bus utilisent souvent la transmission parallèle[g]. Dans ce cas, la réaction des lignes les unes par rapport aux autres affectent aussi la performance. Les lignes courent proches les unes des autres sur un même trajet et présentent un couplage capacitif et inductif. Ce problème est similaire à celui de la diaphonie entre canaux de communication portant des signaux stochastiques, à ceci près qu'en logique synchrone, tous les signaux sont corrélés. Lorsque tous les canaux avoisinants changent simultanément d'état dans la même direction, la diaphonie peut créer un front dans un canal qui soit susceptible d'être pris pour une information valide[22].

Les bus informatiques sont généralement asymétriques[h]. Le courant qui les traverse retourne au générateur par le conducteur de masse signal (0 V). Toutes les lignes contribuent à ce courant, qui contribue au couplage entre composants par leur alimentation. La consommation d'un circuit dépend aussi du courant qu'il fournit à la charge, faisant varier l'intensité qui traverse les lignes d'alimentation, communes à tous les composants. Les niveaux logiques étant définis, pour chaque circuit, par le potentiel de ses lignes d'alimentation, la variation de celles-ci augmente le risque d'erreurs. Elle se produit principalement au moment des fronts, allongeant la durée nécessaire avant de pouvoir lire l'état des lignes.

Sorties et charges[modifier | modifier le code]

Pour permettre à un composant, que les lignes ou commandes d'adresse et de contrôle désignent parmi plusieurs, de fixer l'état des lignes de données avec des transitions rapides, aussi bien montantes que descendantes, les composants participants utilisent des sorties soit à 3 états[i], soit à collecteur ouvert[j],[24]. La fréquence maximale de la communication limite la longueur de ce type de bus.

Dans un ordinateur, le microprocesseur contrôle seul le bus. En conséquence, il fixe seul l'état des lignes d'adresse et de contrôle, et celles-ci n'ont pas besoin de sorties trois états. Ce n'est le cas que sur les lignes de données.

Sur la ligne, les entrées constituent des charges, non linéaires si ce sont des transistors, sinon principalement capacitives. Les lignes combinent inductances et capacitances. Toutes ces réactances sur la ligne d'un bus constituent, avec l'impédance de sortie, principalement résistive, un système passe-bas.

Sortie, charge et temps de montée :
  • Une résistance de 50 Ω sur une capacité de 50 pF donne une constante de temps de 50×5 × 10−11=2,5 ns, correspondant un temps de montée de 5,5 ns. À 30 MHz, ce temps de montée représente 1/6 du cycle.
  • Une ligne sur circuit imprimé peut présenter une capacité de 0,5 pF/cm, et une entrée CMOS d'un peu moins que 5 pF/cm[25],[26].

Plus il y a de composants sur le bus, plus le temps de montée sur la ligne augmente. Avec le progrès de l'intégration des composants, un circuit de mémoire suffit en 2010 où il en aurait fallu, en 1990, plusieurs dizaines. Pour le même espace adressable, le nombre de circuits intégrés de mémoire a diminué d'autant et pratiquement cessé de faire obstacle à l'augmentation de la vitesse du bus.

Transmission série[modifier | modifier le code]

Des bus électroniques peuvent servir sans inconvénient à la transmission série, pourvu que la longueur du bus reste faible par rapport à la longueur d'onde de la fréquence maximale. Pour permettre le même débit numérique, il faut que leur cadence soit autant de fois plus rapide qu'il y a de lignes en parallèle. Ils ont en tous cas l'avantage d'utiliser peu de conducteurs, et de ne connaître les problèmes d'interférences entre lignes que s'ils restent partiellement parallèles.

Des bus comme I2C transmettent en série avec des sorties à collecteur ouvert. Des sorties trois états permettent un débit un peu supérieur. Ces configurations n'ont pas, comme en transmission parallèle, besoin d'une grande quantité de conducteurs. Elles peuvent utiliser, avec deux sorties logiquement inversées, une transmission symétrique sur des paires torsadées, qui réduisent les interférences.

Avec un bus pour chaque sens de communication, on peut séparer le bus en tronçons de ligne entre des répétiteurs capables de remettre en forme le signal et repousser les contraintes de longueur, qui ne vont plus dépendre que du délai maximal entre le moment où le contrôleur émet une requête sur le bus descendant, et le moment où il reçoit satisfaction sur le bus montant.

À ce point, les sorties à trois états n'ont plus guère d'avantages, et le bus informatique s'organise comme un ensemble de lignes de transmission unidirectionnelles avec répétiteur à chaque node (comme dans l'USB). Ce n'est plus un bus électronique, mais un sous-système informatique.

Circuits de bus[modifier | modifier le code]

Bus unidirectionnels[modifier | modifier le code]

Dans certains cas, un seul circuit émet le signal en ligne, tandis que plusieurs autres le reçoivent. C'est par exemple le cas pour les lignes de plus faible poids d'un bus d'adresses. Un tel bus d'adresse comporte un composant émetteur et plusieurs composants récepteurs. Un bus de mesure peut comporter plusieurs composants émetteurs, des capteurs, et un seul composant récepteur, le processeur.

Comme le signal circule toujours dans le même sens, il est facile de scinder le bus en plaçant un buffer en tête d'une section. On de débarasse de problèmes de signal au prix d'une complexité supplémentaire du circuit, puisqu'il faut des lignes pour alimenter les buffers. L'amélioration du temps de montée du signal, avec moins d'entrées par sortie, peut compenser le petit délai de propagation dans le buffer.

L'horloge[modifier | modifier le code]

Un bus unidirectionnel suffit, dans les petits systèmes relativement lents, à acheminer le signal d'horloge. Mais il faut souvent le transmettre à un grand nombre de circuits, dépassant la limite du fan-out des circuits logiques ordinaires. Quand ce n'est pas le cas, le bus de distribution de l'horloge connaît les problèmes ordinaires des bus qui peuvent plus facilement, s'agissant d'un signal régulier, créer des ondes stationnaires dès que la longueur des conducteurs atteint le quart de la longueur d'onde de la pulsation d'horloge.

Le signal d'horloge est donc rarement distribué par un bus électronique, mais plutôt par un arrangement de buffers reliés par des lignes point à point ou des bus très courts. Un même nombre de buffers sépare la source de toutes les destinations afin de préserver le synchronisme. Électroniciens et informaticiens sont facilement tombés d'accord sur la dénomination « arbre d'horloge » : le signal d'horloge ne transporte aucune donnée, ce n'est donc pas un bus informatique ; le dispositif n'est pas un bus électronique ; l'image de l'arbre représente bien la forme du dispositif. Cette métaphore a d'ailleurs beaucoup d'usages dans toutes les disciplines.

Les adresses[modifier | modifier le code]

Intercaler des buffers pour faciliter la distribution de l'information d'adresse peut résoudre des problèmes électroniques, et n'a aucune incidence sur le transfert des données. Dans ce cas, chaque partie du dispositif constitué d'une sortie (du contrôleur ou d'un buffer) et de plusieurs entrées constitue un bus électronique indépendant, tandis que du point de vue informatique, l'ensemble est un seul bus.

Bus bidirectionnels[modifier | modifier le code]

Dans les bus de données, l'émetteur du signal peut être n'importe quel composant participant au bus. Le signal circule dans les deux sens.

On peut scinder un bus bidirectionnel par des buffers, constitués de deux buffers à sortie à trois états dont la commande est complémentaire, montés tête-bêche. Si leur ligne de commande est à l'état haut, la circulation se fait dans un sens, dans le cas contraire, dans l'autre. En plus de leur alimentation, ces circuits doivent donc recevoir une information sur le sens de circulation. Chaque portion isolée constitue, du point de vue électronique, un bus indépendant ; mais du point de vue informatique, le dispositif reste un seul bus, avec une seule cadence de transmission des données et un seul composant servi à la fois.

Plusieurs bus[modifier | modifier le code]

« E pluribus unum »

Dans un ordinateur moderne, plusieurs considérations font diviser la communication entre plusieurs bus. Les mémoires capables d'enregistrer et de restituer des données à la même cadence que le processeur, en quelques nanosecondes, sont intégrées dans le même circuit, ainsi que le backside bus, dont la structure n'est pas nécessairement celle d'un bus électronique, bien qu'il puisse en comporter, par exemple si les éléments de mémoire ont une structure matricielle. La mémoire vive de l'ordinateur est constituée à partir d'éléments plus lents, et les mémoires de masse ont des temps d'accès et de transfert plus importants encore. Pour ne pas laisser le processeur en attente, le bus unique des premiers ordinateurs personnels est remplacé par un système de communication qui en implique plusieurs, chacun avec une cadence particulière.

Le « southbridge » est un circuit spécialisé qui gère, en communiquant avec le processeur par le système des interruptions, l'accès aux composants les plus lents. Comme ces composants sont aussi, en général, les plus distants, leur liaison avec le système peut aussi bien passer par des sous-systèmes sans bus électronique : SATA pour les disques durs, USB, ethernet.

Annexes[modifier | modifier le code]

Bibliographie[modifier | modifier le code]

  • C. Alexandre, Polycopié de cours Électronique A4, Paris, CNAM, (lire en ligne)
  • Alexandre Amédéo, Étude des phénomènes de Réflexions, de Diaphonie et de Stabilité des alimentations sur les cartes à haute densité d'interconnexions : Dissertation doctorale, ENS Cachan, (lire en ligne)
  • Alain Cazes et Joëlle Delacroix, Architecture des machines et des systèmes informatiques, Dunod, coll. « Info sup », , 544 p. (présentation en ligne)
  • Pierre-Alain Goupille, Technologie des ordinateurs et des réseaux, Dunod, , 544 p.
  • (en) David B. Gustavson, Computer busses: a tutorial, (lire en ligne)
  • (en) Howard Johnson et Martin Graham, High Speed Digital Design: A Handbook of Black Magic, Prentice Hall, (ISBN 978-0133957242)
  • Jean-Paul Vabre, Alain Maroille et Jean-Claude Prouin, Assemblages et liaisons des circuits logiques dans les ordinateurs, Paris, Masson, , 132 p. (Paris Ste Geneviève, CNAM)
  • Jean-Paul Vabre, « Monographie sur les lignes couplées », Annales Des Télécommunications, vol. 30, no 11,‎ , p. 421-453 (présentation en ligne) (CNAM)
  • Jean-Paul Vabre, La Technologie des ordinateurs, Paris, Dunod,
  • Paolo Zanella, Yves Ligier et Emmanuel Lazard, Architecture et technologie des ordinateurs : Cours et exercices corrigés, Paris, Dunod, coll. « Sciences Sup », , 576 p.

Liens externes[modifier | modifier le code]

Articles connexes[modifier | modifier le code]

Notes et références[modifier | modifier le code]

  1. Par exemple, changement dans le même sens de tous les bits d'un bus sauf un.
  2. « “bus” usually implies parallel related connections, so that several related signals travel together along approximately the same route and at about the same time » (Gustavson 1984).
  3. Quand le nombre d'emplacements mémoire disponible sur un même circuit est inférieur à l'ensemble de l'espace adressable, comme c'était le cas pour les premiers ordinateurs, les bits les moins significatifs de l'adresse sont reliés directement aux circuits, tandis qu'un démultiplexeur transforme le signal correspondant aux bits les plus significatifs en autant de signaux d'activation (« chip select, chip enable ») qu'il y a de circuits mémoire.
  4. La logique ternaire est rare ; du point de vue de l'analyse des signaux, elle n'est que marginalement différente.
  5. Le temps de montée se définit différemment selon les domaines. En général, c'est la durée entre le moment de la transition auquel le signal atteint les 10 % de l'échelon et celui où il atteint les 90%[9]. En électronique informatique, les niveaux limite peuvent être ceux de la tolérance de l'état logique[10], plus pertinents[11] par exemple 33 % et 66 % en CMOS. Le temps de montée est un résumé sommaire d'un système ; on peut le décomposer en plusieurs phases, mais en général, la charge capacitive détermine la forme du front[12]
  6. La vitesse de propagation dépend du diélectrique qui sépare les conducteurs ; elle est d'environ les deux tiers de la vitesse de la lumière dans les câbles et circuits imprimés isolés par téflon et la moitié de la vitesse de la lumière dans les circuits imprimés fibre de verre (Zanella, Ligier et Lazard 2013, p. 215 ; Johnson et Graham 1993, p. 1.1). L'article ligne de transmission discute la question de la vitesse de propagation dans une ligne. Voir aussi Amédéo 2010, p. 37sq.
  7. Les bus parallèles ont couramment 8, 16, 32 ou 64 lignes ; certaines cartes graphiques peuvent avoir des bus de jusqu'à 1 024 bits[21].
  8. Une liaison logique symétrique implique deux conducteurs, traversés par des courants égaux mais de sens opposé, et dont le potentiel est symétrique par rapport à la masse. Ils constituent ainsi une boucle. Le 0 et le 1 logiques correspondent chacun à un sens de circulation du courant. De telles lignes, habilement torsadées comme dans le câble catégorie 5 et supérieures, permettent des transferts très rapides, et présentent une bonne compatibilité électromagnétique. Les niveaux des circuits logiques sont généralement toujours positifs. Si de tels circuits pilotent une ligne à deux conducteurs, l'un au niveau logique inverse de l'autre, cette ligne est plus résistante aux interférence qu'une ligne simple, mais ne constitue pas une liaison symétrique.
  9. Quelle que soit la charge, y compris capacitive et inductive, le temps de passage à l'état haute impédance des sorties trois états reliées au même conducteur doit être plus bref que le passage de cet état à un des deux niveaux logiques. Si ce n'est pas le cas, lors du changement de composant actif, les deux sorties restant en basse impédance pendant le temps de passage peuvent entrer en conflit, créant une perturbation importante pour tous les circuits avoisinants[23].
  10. Avec des sorties à collecteur ouvert l'impédance plus élevée pour l'état réalisé par la résistance de charge ralentit la transition vers cet état, empêchant la réalisation de bus rapides.

  1. Cazes et Delacroix 2015, p. 3 et 8-10.
  2. Zanella, Ligier et Lazard 2013, p. 574.
  3. Michel Fleutry, Dictionnaire encyclopédique d'électronique, La maison du dictionnaire, (ISBN 2-85608-043-X), p. 93 « bus »
  4. Zanella, Ligier et Lazard 2013, p. 195. Voir aussi p. 229-230.
  5. Zanella, Ligier et Lazard 2013, p. 196
  6. Schéma dans Cazes et Delacroix 2015, p. 5.
  7. Jean-Paul Vabre et Garlaban, Les circuits : problèmes d'électronique impulsionnelle, Paris, Ellipses,
  8. Forme d'onde d'après Johnson et Graham 1993 Fig. 1.1.
  9. IEC 2016, Compatibilité électromagnétique : « 161-02-05 « Temps de montée » »
  10. IEC 2016, Technologie de contrôle : « 351-46-01 « Temps de montée de commande » »
  11. (en) Texas Instruments, Designing With Logic, (lire en ligne), p. 10.
  12. Vabre et Garlaban 1996, p. 27-38.
  13. Zanella, Ligier et Lazard 2013, p. 214-215.
  14. Texas Instruments 1997, p. 11
  15. courstechinfo.be.
  16. Gustavson 1984, p. 15.
  17. Johnson et Graham 1993
  18. Zanella, Ligier et Lazard 2013, p. 293.
  19. Zanella, Ligier et Lazard 2013, p. 163.
  20. Zanella, Ligier et Lazard 2013, p. 215.
  21. Le JEDEC pose les bases de la HBM 2, sur le site hardware.fr du 13 janvier 2016, consulté le 28 janvier 2016.
  22. Vabre 1975 ; Amédéo 2010.
  23. (en) John R. Barnes, Robust Electronic Design Reference Book, Kluwer académic, (lire en ligne), p. 21-8.
  24. Gustavson 1984, p. 8-9.
  25. (en) [https://www.fairchildsemi.com/application-notes/AN/AN-313.pdf DC Electrical Characteristics of MM74HC High-Speed CMOS Logic]
  26. (en) Lecture 24, CMOS capacitance and circuit delay.
Wikipedia
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