Synthèse logique

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Méthodes initiales[modifier | modifier le code]

Pour les fonctions logiques simples, la synthèse logique était basée initialement sur l'écriture de la fonction sous la forme d'une somme de termes optimaux, puis la sélection de sous-ensembles judicieux de ceux-ci comme couverture irredondante, enfin la transcription technologique de la somme des termes retenus par la règle de double couche.

Avec les progrès de l'intégration des circuits, la conception de circuits plus généraux a fait apparaître des modularités. Multiplier les opérateurs fonctionnels au-delà des besoins théoriques est alors devenu un moyen de simplifier la conception.

Méthodes actuelles[modifier | modifier le code]

Les méthodes précédentes sont devenues difficilement utilisables avec l'avènement de circuits intégrés comportant plus de mille transistors et combinant plusieurs fonctionnalités comme, à partir de 1971, les premiers microprocesseurs (Intel 4004…).

Actuellement, la synthèse logique est une étape qui consiste à compiler la description fonctionnelle d'un circuit à l'aide d'un outil de synthèse et d'une bibliothèque de cellules logiques. Cette description peut être écrite en langage Verilog ou VHDL et ne doit pas comporter d'éléments comportementaux non compréhensibles par l'outil de synthèse.

Les principaux fournisseurs d'outil de synthèse logique sont Synopsys, avec Design Compiler, et Cadence, avec BuildGate et RC.

Au cours de la synthèse, on effectue une compilation logique associée à des contraintes de temps définies dans la spécification d'un circuit logique numérique. Suivant les contraintes imposées à l'outil de synthèse, on obtiendra un résultat optimisé spécifiquement en surface ou en vitesse.

Logiciels[modifier | modifier le code]

Open-Source

Propriétaires

Les fabricants de FPGA fournissent généralement aussi leur propre outil de synthèse. Ces outils propriétaires prennent en compte la spécificité de l'architecture du FPGA cible, et synthétisent uniquement pour les FPGAs de leur marque propre :


Référence[modifier | modifier le code]

J. Mermet, avril 1973, Étude méthodologique de la conception assistée par ordinateur des systèmes logiques : CASSANDRE, thèse d'État, Université Joseph-Fourier - Grenoble I.