IBM System/4 Pi

Un article de Wikipédia, l'encyclopédie libre.
Aller à : navigation, rechercher

L'IBM System/4 Pi désigne une famille d'ordinateurs résistants aux radiations conçue dans les années 1960 notamment pour les bombardiers B-52 et le chasseur F-15 Eagle de l'USAF ainsi que pour le Skylab et les navettes spatiales de la NASA. Il provient de la famille d'ordinateurs IBM System/360. Le haut de la gamme était l'ordinateur 32 bits AP-101, qui équipait les B52. Les navettes spatiales étaient contrôlées par des AP-101B puis AP-101S configurés par quatre de façon redondante, avec un cinquième en backup.

Skylab utilisait le modèle TC-1, qui était d'architecture 16 bits.

L'IBM System/4 Pi AP-101B et AP-101S des navettes spatiales[modifier | modifier le code]

Le GENERAL PURPOSE COMPUTER AP-101B des navettes spatiales était issu d'une conception remontant à 1972. Il était constitué d'un CENTRAL PROCESSING UNIT et d'un INPUT/OUTPUT PROCESSOR pesant chacun environ 30 kg. Il fonctionnait avec une mémoire en ferrite d'une capacité totale de 208 Ko[1] et avait une puissance de traitement limitée à 0,4 Mips. Il avait une consommation électrique d'environ 650 W.

L'IOP était dédié à la gestion des 24 bus de données de la navette, chacun d'entre eux étant contrôlé spécifiquement par un BUS CONTROL ELEMENT :

  • 8 bus de données critiques relatifs aux paramètres de vol de la navette
  • 5 bus de données permettant les échanges entre les cinq instances du GPC
  • 4 bus de données branchés chacun sur une unité d'affichage
  • 2 bus de données connectés à la paire de mémoires de masse
  • 2 bus de données de lancement
  • 2 bus de données dédiés à la charge utile
  • 1 bus de données dédié à l'instrumentation

Le CPU exécutait le PRIMARY AVIONICS SOFTWARE SYSTEM, un programme écrit en langage HAL/S (assez similaire au PL/I des IBM 360). Le système d'exploitation occupait environ 70 Ko en mémoire centrale.

Au milieu des années 1990, le système AP-101S a remplacé l'AP-101B dans les navettes spatiales afin d'en moderniser les équipements avec une conception un peu plus récente (elle avait tout de même déjà dix ans, remontant à 1984). Le CPU et l'IOP de chaque GPC ne formaient plus qu'un seul boîtier d'environ 30 kg, avec une capacité de traitement accrue à 1 Mips et une mémoire vive de 512 Ko en silicium. Sa consommation était légèrement réduite, se limitant à 550 W (15 % de mieux que l'AP-101B).

Notes et références[modifier | modifier le code]

  1. Soit 106 496 mots de 32 bits, répartis à raison de 81 920 pour le CPU (160 Ko) et 24 576 pour l'IOP (48 Ko).

Liens externes[modifier | modifier le code]