Circuit intégré 4006

Le circuit intégré 4006^[1]^,^[2]^,^[3]^,^[4] fait partie de la série des circuits intégrés 4000 utilisant la technologie CMOS.

C'est un registre à décalage disposant de 4 registres :

2 registres de 4 bits
2 registres de 5 bits

Ces 4 registres peuvent être chaînés pour former un unique registre de 18 bits.

Description[modifier | modifier le code]

Diagramme[modifier | modifier le code]

Diagramme logique du circuit CMOS 4006 (d'après Texas Instruments).

Chacun des quatre registres à décalage est constitué d'une chaîne de bascules D. Le premier et le troisième registre à décalage comptent quatre étages ; le second et le quatrième en comptent cinq. Les sorties des trois premiers étages des registres sont inaccessibles.
Le premier registre à décalage dispose d'une sortie latchée, sauf chez certains constructeurs.

Toutes les bascules sont commandées par une unique entrée d'horloge CLOCK. Les fronts descendants du signal changent l'état de sortie des bascules D des registres ; ses fronts montants changent l'état de sortie du latch.

Diagramme logique du circuit CMOS 4006 de National Semiconductor^[2].
Contrairement aux circuits 4006 d'autres fabricants, le premier registre à décalage ne présente pas de sortie latchée D₁+4′. La broche correspondante (#2) est non connectée.

Entrées[modifier | modifier le code]

L'entrée CLOCK (parfois abrégé en CLK) cadence l'ensemble des bascules du circuit. À l'instant où un front descendant (transition haut→bas) survient sur cette entrée, chacun des étages des registres voit l'état logique de son entrée recopié sur sa sortie. Un front montant (transition bas→haut) sur l'entrée CLOCK provoque la recopie de l'état logique de l'entrée du latch sur sa sortie.

D₁ (ou DATA1) est l'entrée du premier registre à décalage, constitué de quatre étages.

D₂ (ou DATA2) est l'entrée du deuxième registre à décalage, constitué de cinq étages.

D₃ (ou DATA3) est l'entrée du troisième registre à décalage, constitué de quatre étages.

D₄ (ou DATA4) est l'entrée du quatrième registre à décalage, constitué de cinq étages.

Sorties[modifier | modifier le code]

D₁+4 (ou OUT_D1+4) est la sortie du quatrième étage du premier registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée D₁ trois fronts descendants de CLOCK plus tôt.

D₁+4′ (ou OUT_D1+4′) est la sortie latchée du quatrième étage du premier registre à décalage. Son état logique est actualisé à chaque front montant sur l'entrée CLOCK, de sorte qu'elle reproduit l'état de la sortie D₁+4 avec un retard d'une demi-période de CLOCK.

D₂+4 (ou OUT_D2+4) est la sortie du quatrième étage du deuxième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée D₂ trois fronts descendants de CLOCK plus tôt.

D₂+5 (ou OUT_D2+5) est la sortie du cinquième étage du deuxième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée D₂ quatre fronts descendants de CLOCK plus tôt.

D₃+4 (ou OUT_D3+4) est la sortie du quatrième étage du troisième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée D₃ trois fronts descendants de CLOCK plus tôt. Sur les circuits 4006 dépourvus de latch, la broche correspondante est non connectée (NC).

D₄+4 (ou OUT_D4+4) est la sortie du quatrième étage du quatrième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée D₄ trois fronts descendants de CLOCK plus tôt.

D₄+5 (ou OUT_D4+5) est la sortie du cinquième étage du quatrième registre à décalage. Lors d'un front descendant sur l'entrée CLOCK, elle prend l'état logique qui était présent sur l'entrée D₄ quatre fronts descendants de CLOCK plus tôt.

Liste des signaux[modifier | modifier le code]

Table de vérité[modifier | modifier le code]

Pour chaque étage de registre à décalage :


Entrées		Sortie
CLOCK	D	D+1
0	x	Inchangé
↑	x	Inchangé
1	x	Inchangé
↓	0	0
↓	1	1

Pour le latch du premier registre à décalage (si présent) :


Entrées		Sortie
CLOCK	D₁+4	D₁+4’
0	x	Inchangé
↑	0	0
↑	1	1
1	0	0
1	1	1
↓	0	0
↓	1	1


Notes :
0 = niveau logique bas 1 = niveau logique haut x = sans importance ↑ = front montant (transition bas → haut) ↓ = front descendant (transition haut → bas) Dans les lignes des tables relatives aux fronts montants ou descendants du signal CLOCK (↑ et ↓), les valeurs logiques indiquées représentent l'état d'entrée immédiatement avant la transition et l'état de sortie immédiatement après la transition.

Chronogrammes[modifier | modifier le code]

En haut, le chronogramme exposant le principe de fonctionnement du premier registre à décalage du circuit CMOS 4006 et de sa sortie latchée. Les valeurs logiques a, b, c et d correspondent aux états initiaux des bascules du registre. Les valeurs logiques e, f, g, h, i, j et k correspondent aux états présents sur l'entrée D₁ du registre lors des fronts descendant successifs sur l'entrée CLOCK.

En bas, un exemple de signaux logiques obtenus.

Hormis l'absence de sortie latchée, le troisième registre à décalage du circuit CMOS 4006 présente le même fonctionnement.

En haut, le chronogramme exposant le principe de fonctionnement du deuxième registre à décalage du circuit CMOS 4006. Les valeurs logiques x, a, b, c et d correspondent aux états initiaux des bascules du registre. Les valeurs logiques e, f, g, h, i, j et k correspondent aux états présents sur l'entrée D₂ du registre lors des fronts descendant successifs sur l'entrée CLOCK.

En bas, un exemple de signaux logiques obtenus.

Le quatrième registre à décalage du circuit CMOS 4006 présente le même fonctionnement.