Analyse temporelle statique

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L'analyse temporelle statique est une méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Contrairement à l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation. Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit.

L'analyse temporelle statique permet de calculer le plus long chemin logique d'un circuit, le chemin critique. En outre, elle permet de vérifier que les données reçues par un élément synchrone sont stables au moment où celui-ci reçoit un coup d'horloge. Ceci permet d'éviter des erreurs de hold ou de setup.

Cette méthode est plus généralement désignée par son acronyme STA, pour static timing analysis.

Définitions[modifier | modifier le code]

  • Logique séquentielle ou synchrone: porte logique reliée à l'horloge (bascule, mémoire synchrone). Les éléments séquentiels stockent l'état du circuit, généralement à chaque coup d'horloge.
  • Logique combinatoire: porte logique simple, sans capacité de stockage (porte ET, OU, XOR). Les éléments combinatoires calculent et propagent les nouvelles valeurs des éléments séquentiels entre chaque coup d'horloge.
  • Le chemin critique d'un circuit est celui dont la somme des délais élémentaires est le plus long. C'est lui qui fixe la fréquence de fonctionnement du circuit.
  • erreur de hold, causée par un signal trop rapide: la donnée arrivant sur un élément synchrone doit rester stable un certain temps (temps de hold) après le coup d'horloge pour être prise en compte. Si la valeur de cette donnée change trop rapidement, seule la plus récente est prise en compte. On risque alors de rater un état logique et de stocker une valeur un coup d'horloge trop tôt.
  • erreur de setup, causée par un signal trop lent: La donnée doit être stabilisée un certain temps (temps de setup) avant le front d'horloge pour être pris en compte.